Verilog 具有很强的电路描述与建模能力,能从多个层次对数字系统进行描述和建模。因此,能很大程度的简化硬件设计任务,提高设计效率与可靠性,在语言易读性、层次化和结构化设计方面展现了强大的生命力与潜力。

发展历史

  • 1983 年,Verilog 最初由 Gateway Design Automation 公司(GDA)的 Phil Moorby 创建,作为内部仿真器的语言,主要用于逻辑建模和仿真验证,被广泛使用。
  • 1989 年,GDA 公司被 Cadence 公司收购,Verilog 语言成为 Cadence 公司的私有财产。
  • 1990 年,Cadence 公司成立 OVI(Open Verilog International)组织,公开 Verilog 语言,促进 Verilog 向公众领域发展。
  • 1992 年,OVI 决定致力于将 Verilog OVI 标准推广为 IEEE(The Institute of Electrical and Electronics Engineers)标准。
  • 1995 年,OVI 的努力获得成功,IEEE 制定了 Verilog HDL的第一个国际标准,即 IEEE Std 1364-1995,也称之为 Verilog 1.0。
  • 2001 年,IEEE 发布 Verilog 第二个标准(Verilog 2.0),即 IEEE Std 1364-2001, 简称为 Verilog-2001 标准。由于 Cadence 在集成电路设计领域的影响力即 Verilog 语言的简洁易用性,Verilog 成为电路设计中最流行的硬件描述语言。

主要能力

下面是 Verilog 主要的工作能力:

  • 可采用3中不同的方式进行设计建模,包括:行为级描述——使用过程化结构建模;数据流描述——使用连续赋值语句建模;结构化方式——使用门和模块例化语句描述。
  • 两类数据类型:线网数据类型与寄存器数据类型,线网表示物理元件之间的连线,寄存器表示抽象的数据存储元件。
  • 能够描述层次设计,可使用模块实例化描述任何层次。
  • 用于定义原语(UDP)创建十分灵活。原语既可以是组合逻辑原语,也可以是时序逻辑原语。
  • 可提供显示语言结构指定设计中的指定端口到端口的时延及路基时延和设计的时序检查。
  • Verilog支持其他编程语言接口(PLI)进行进一步扩展。PLI 允许外部函数方位 Verilog 模块内部信息,为仿真提供了更加丰富的测试方法。
  • 同一语言可用于生成模拟激励和指定测试的约束条件。
  • 设计逻辑功能时,设计者可不用关心不影响功能的与工艺有关的因素。
  • ……

主要应用

Verilog 作为硬件描述语言,主要用来生成专用集成电路(ASIC)。专用集成电路,就是具有专门用途和特殊功能的独立集成电路器件。可以通过 3 个途径来完成:

可编程逻辑器件

FPGA 和 CPLD 是实现这一途径的主流器件。他们直接面向用户,具有极大的灵活性和通用性,使用方面,硬件测试和实现快捷,开发效率高,成本低。

半定制或全定制 ASIC

通俗来讲,就是利用Verilog来设计具有某种特殊功能的专用芯片。根据基本单元工艺的差异,又可分为门阵列 ASIC,保准单元 ASIC,全定制 ASIC。

混合 ASIC

主要指既具有面向用户的 FPGA 可编程逻辑功能和逻辑资源,同时也含有可方便调用和配置的硬件标准单元模块,如CPU,RAM,锁相环,乘法器等。