前言

本教程主要讲述 Verilog 完成数字 IC 设计(数字集成电路设计,Digital Integrated Circuit Design) 时涉及的一些知识,更加注重数字电路安全、稳定、方便的实现。将该教程理解为 《Verilog 教程》的高级篇,也再适当不过。

内容主要包括:底层(1章 门级建模、2章 用户自定义原语 UDP、9章 逻辑综合)、时序(3章 时序分析)、优化(4章 同步与异步、5章 复位与时钟、6章 低功耗设计)、技巧(7章 系统任务、8章 编程语言接口 PLI)。


谁适合阅读本教程

本教程主要针对具有一定 Verilog 和数字电路基础的同学打造。

阅读本教程前,请先参考基础篇《Verilog 教程》


Cat Me

基础篇《Verilog 教程》收到了很多同学的纠正与咨询,闲暇之余都有修改与回复。非常感谢广大学者的言语鼓励与支持,鉴于回复机制的限制,不能及时反馈心中的感动与感激。也希望这份高级篇教程,能为努力与善良的你再增裨益。

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矫情箴言

最喝不惯那一碗碗油腻的心灵鸡汤,但闻到群众诗人"木哲"熬制的骨头汤倒是觉得颇有飘香。这里引用一下写给大家,也写给自己,加以勉励。

在这个年纪,仍然狼狈的追着这座城市夜晚的公交,然而也还纠结的比对着不同外卖商家的差价。喜欢周末又害怕周末,欢声笑语是在电视里短暂体会到的娱乐放松,高兴完结之后更能感受到这座城市的冰冷和孤独。羽翼丰满是象牙塔里的盲目自信,世事不谙是生活中残酷的现实表现。一个人背井离乡十余年,因求学工作辗转于所谓的大城市间,不怕身体上的奔波劳累,就怕精神上的无所依靠。扬鞭策马、衣锦还乡是每个男人一生的追求,豪情万丈、自命不凡又是每个男人骨子里的傲慢。但随着岁月的浸透,终究被现实磨平了棱角,被世俗湮灭了梦想。

一次鼓励的微笑,一次点头的肯定,一次举手的相助,一次倾心的听诉,都会让我看到那个被烟火熏染前的自己,看到那些不会让人心疼的委屈。留活在世,忽然悟起,平凡里应该也会有一份伟大,不要因为渺小就认为世海浮沉,不要因为渺茫就觉得前途无光。

从这一刻起,试着去弥补遗憾,试着去把握一个个智如泉涌的心声,感受那份来自心灵深处的激动和感动。当你比别人好一点的时候,别人会嫉妒,当你比别人好太多的时候,别人只会羡慕,而当你在比别人基础更差、条件更恶劣的情况下,让别人无法超越的时候,别人就只能膜拜。老生常谈的一句话,相信自己。因为生活,你就是生活!因为奇迹,你就是奇迹!