6.1 Verilog 低功耗简介

6.1 Verilog 低功耗简介

关键词:开关功耗,内部功耗,静态功耗 功耗影响 便携性 功耗越低,同等电量下电子产品工作时间越长,便携性设备的电池容量和体积设计的...

5.4 Verilog 时钟切换

5.4 Verilog 时钟切换

随着各种应用场景的限制,芯片在运行时往往需要在不同的应用下切换不同的时钟源,例如低功耗和高性能模式就分别需要低频率和高频率的时钟。两...

5.3 Verilog 时钟分频

5.3 Verilog 时钟分频

关键词:偶数分频,奇数分频,半整数分频,小数分频 初学 Verilog 时许多模块都是由计数器与分频器组成的,例如 PWM 脉宽调制、频率计等。分...

5.2 Verilog 时钟简介

5.2 Verilog 时钟简介

关键词:时钟源,时钟偏移,时钟抖动,时钟转换时间,时钟延时,时钟树,双边沿时钟 几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序...

5.1 Verilog 复位简介

5.1 Verilog 复位简介

关键词: 同步复位, 异步复位 为确保系统上电后有一个明确、稳定的初始状态,或系统运行状态紊乱时可以恢复到正常的初始状态,数字系统设计...

4.4 Verilog FIFO 设计

4.4 Verilog FIFO 设计

FIFO(First In First Out)是异步数据传输时经常使用的存储器。该存储器的特点是数据先进先出(后进后出)。其实,多位宽数据的异步传输问题...

4.3 Verilog 跨时钟域传输:快到慢

4.3 Verilog 跨时钟域传输:快到慢

信号从快时钟域传输到慢时钟域来时,需要根据信号的特点来进行同步处理。对于单 bit 信号,一般可按电平信号和脉冲信号来区分。 电平信号同...

4.2 Verilog 跨时钟域传输:慢到快

4.2 Verilog 跨时钟域传输:慢到快

理论上讲,快时钟域的信号总会采集到慢时钟域传输来的信号,如果存在异步可能会导致采样数据出错,所以需要进行同步处理。此类同步处理相对简...

4.1 Verilog 同步与异步

4.1 Verilog 同步与异步

关键词: 同步,异步 由第 3 章可知,当触发器输入端的数据和触发器的时钟不相关时,很容易导致电路时序不满足。本章主要解决模块间可导致时...

3.5 Verilog 延迟反标注

3.5 Verilog 延迟反标注

关键词: 延迟反标注, SDF 延迟反标注是设计者根据单元库工艺、门级网表、版图中的电容电阻等信息,借助数字设计工具将延迟信息标注到门级网...

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